LTC4214-1/LTC4214-2
23
421412f
APPLICATIO S I FOR ATIO
U
U
U
Figure 11. Undervoltage Timing with an Overvoltage Glitch (All Waveforms are Referenced to V
EE
)
V
IN
Undervoltage Lockout Timing
The V
IN
undervoltage lockout comparator, UVLO, has a
similar timing behavior as the UV pin timing except it looks
for V
IN
< (V
LKO
V
LKH
) to shut down and V
IN
> V
LKO
to
start. In an undervoltage lockout condition, both UV and
OV comparators are held off. When V
IN
exits undervoltage
lockout, the UV and OV comparators are enabled.
Undervoltage Timing with Overvoltage Glitch
In Figure 11, both UV and OV pins are connected together.
When UV clears V
UVHI
(time point 1), an initial timing
cycle starts. If the system bus voltage overshoots V
OVHI
as shown at time point 2, TIMER discharges. At time point
3, the supply voltage recovers and drops below the V
OVHI
V
OVHST
threshold. The initial timing cycle restarts,
followed by a GATE start-up cycle.
UV/OV
TIMER
GATE
SENSE
SS
DRAIN
PWRGD
5礎
50礎
50礎
5礎
5礎
UV/OV CLEARS V
UVHI
, CHECK OV CONDITION, GATE < V
GATEL
, SENSE < V
CB
, SS < 20 " V
OS
AND TIMER < V
TMRL
1 2
3
4 5 67 8 9
TIMER CLEARS V
TMRL
, CHECK GATE < V
GATEL
, SENSE < V
CB
AND SS < 20 " V
OS
10
11
12
4214 F11
UV/OV DROPS BELOW V
OVHI
V
OVHST
AND TIMER RESTARTS INITIAL TIMING CYCLE
UV/OV OVERSHOOTS V
OVHI
AND TIMER ABORTS INITIAL TIMING CYCLE
V
ACL
V
CB
40礎 + 8 " I
DRN
20 " V
OS
V
IN
V
GATEH
V
DRNL
V
DRNCL
20 " (V
CB
+ V
OS
)
20 " (V
ACL
+ V
OS
)
V
GATEL
V
TMRL
V
TMRH
V
OVHI
V
UVHI
V
OVHI
V
OVHST
GATE
START-UP
INITIAL TIMING
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